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DE Zynq-PS mit AXI Uart (J2) und AXI 32 Bit GPIO (DPI). Achtung: Xilinx FSBL muss modifiziert werden, ansonsten ist das Modul nicht mehr programmierbar! Weitere Informationen unter DDR less ZYNQ Design.

• Zynq-PS mit AXI
• AXI Bit GPIO
• DPI
• Achtung
• Xilinx FSBL muss
• programmierbar
• DDR less ZYNQ

DE Zynq First Stage Bootloader mit Modifikation für "DDR Less Zynq"

• Zynq First Stage
• Less

DE Zynq-PS mit PS UART0 zu (J2), AXI UART zu (DPI 31-32) und AXI 30 Bit GPIO (DPI). Achtung: Xilinx FSBL muss modifiziert werden, ansonsten ist das Modul nicht mehr programmierbar! Weitere Informationen unter DDR less ZYNQ Design.

• Zynq-PS mit PS
• DPI
• AXI Bit GPIO
• Achtung
• Xilinx FSBL muss
• programmierbar
• DDR less ZYNQ

DE Nur Zynq PS mit UART0 über PL. Hinweis: Boot.bin für Zynq 7000S wurde mit Bootgen von 17.1 erstellt, Sourcen sind von 16.4. Aktuell implementiert:

• PL
• Hinweis
• erstellt
• Aktuell

DE Nur Zynq PS. Hinweis: Boot.bin für Zynq 7000S wurde mit Bootgen mit SDK 2017.1 erstellt, Sourcen sind von Vivado/SDK/PetaLinux 2016.4. Aktuell implementiert:

• Zynq PS
• Hinweis
• SDK erstellt
• SDK
• PetaLinux
• Aktuell

DE Zynq PS Design mit Linux Beispiel und Camera Stream auf HDMI.

• Zynq PS Design
• Linux Beispiel

DE Software Anwendung für Zynq or MicroBlaze Processor Systeme

• or MicroBlaze Processor

DE - Zynq Basis-System mit HDMI Video Stream

• - Zynq Basis-System
• HDMI Video Stream

DE Zynq-Processor mit Basis-IOs und Video HDMI Port.

• Zynq-Processor mit Basis-IOs
• Video HDMI

DE Zynq First Stage Bootloader (für HDMI modifiziert und als Library in /sw_lib/ zur Verfügung gestellt)

• Zynq First Stage
• HDMI modifiziert
• Verfügung gestellt

DE Flash Konfigurationsdatei mit Boot-Image für Zynq-FPGAs

• Zynq-FPGAs

DE Software Anwendung für Zynq or MicroBlace Processor Systeme

• or MicroBlace Processor

DE Flash Konfigurationsdatei mit Boot-Image (Zynq-FPGAs)

• Zynq-FPGAs

DE TE0715 Zynq Beispiel Design mit Petalinux and einfachen Frequenzähler für SI5338 CLKs. Aktuell implementiert:

• Zynq Beispiel Design
• Petalinux and einfachen
• CLKs
• Aktuell

DE Zynq PS Design mit Linux Beispiel und einfachen Frequenz Zähler zum Messen der MGT Referenz CLK mit Vivado HW-Manager.

• Zynq PS Design
• Linux Beispiel
• einfachen Frequenz Zähler
• Messen der MGT
• CLK mit Vivado

DE Zynq-PS mit Basis-IOs und RGMII für zweite Ethernet PHY auf dem TE0706.

• Zynq-PS mit Basis-IOs
• RGMII für zweite

DE Zynq-PS mit SC0720 System Controller

• Zynq-PS mit System

DE Hinweis: Boot.bin für Zynq 7000S wurde mit Bootgen mit SDK 2017.1 erstellt, Sourcen sind von Vivado/SDK/PetaLinux 2016.4

• Hinweis
• SDK erstellt
• SDK
• PetaLinux

DE Zynq-PS mit SC0720 System Controller und VIO für ETH Phy LEDs. I2C0 isz mit MIO und I2C1 mit PL SC0720 System Controller als Interface zum CPLDD, RTC und LSM303D verbunden. Aktuell implementiert:

• Zynq-PS mit System
• VIO für ETH
• LEDs
• isz mit MIO
• PL System Controller
• Interface zum CPLDD
• RTC
• verbunden
• Aktuell

DE Zynq PS Design mit Linux für TE0701 mit HDMI support.

• Zynq PS Design

DE Zynq PS Design mit Linux Beispiel und PHY Status LEDs über Vivado HW-Manager.

• Zynq PS Design
• Linux Beispiel
• PHY Status LEDs
• Vivado

DE UltraScale+ Zynq-PS mit Basis-IOs.

DE Zynq-PS mit Basis-IOs. PetaLinux Projekt als Template unter <design_name>/os/.

• Zynq-PS mit Basis-IOs
• os

DE Xilinx IBERT mit 8 MGT's @ 6.25GB/s und Zynq PS zur SI5338 Initialisierung. Inbetriebnahme:

DE Zynq PS Design mit Linux Beispiel und einfachen Frequenz Zähler zum Messen der MGT Referenz CLK mit Vivado HW-Manager.

• Zynq PS Design
• Linux Beispiel
• einfachen Frequenz Zähler
• Messen der MGT
• CLK mit Vivado

DE U+Zynq-PS mit Basis-IOs für das TEB0808T Carrier Board

• Board

DE Zynq-PS mit Basis-IOs. Ein PetaLinux Project (für Linux!) ist in "<design_name>/os/petalinux/" enthalten. Siehe PetaLinux KICKstart. Stecker Pinout Viewer/XDC-Generator erhältlich unter TE Master Pinout.

• Zynq-PS mit Basis-IOs
• PetaLinux Project
• Linux
• os
• petalinux
• enthalten
• Siehe PetaLinux KICKstart
• Stecker Pinout Viewer
• Master

DE Zynq-PS mit Basis-IOs. Das zweite Ethernet Interface ist default deaktiviert,folgende Schritte sind notwendig:

• Zynq-PS mit Basis-IOs
• zweite Ethernet Interface
• default

DE Zynq-PS mit zweiter Ethernet PHY über PL Aktuell implementiert:

• Zynq-PS mit zweiter
• PHY über PL

DE Zynq-PS mit PS UART0 zu (J2), AXI UART zu (DPI 31-32) und AXI 30 Bit GPIO (DPI)

• Zynq-PS mit PS
• DPI
• AXI Bit GPIO

DE Achtung: Xilinx FSBL muss modifiziert werden, ansonsten ist das Modul nicht mehr programmierbar! Weitere Informationen unter DDR less ZYNQ Design

• Achtung
• Xilinx FSBL muss
• programmierbar
• DDR less ZYNQ

DE Zynq PS Design mit Linux Beispiel.

• Zynq PS Design
• Linux

DE - Zynq Basis-System mit HDMI-Test

• - Zynq Basis-System
• HDMI-Test

DE Zynq-Processor mit Basis-IOs und einfachen HDMI-Test (Testbild). Wichtig: Dieser Modus wird nicht von allen Monitoren unterstützt!

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• einfachen HDMI-Test
• Testbild
• Wichtig
• allen Monitoren unterstützt

DE Zynq RPi-Hardware Design mit Ethernet (über USB), USB, Video In/Out und Audio Block Design

• Zynq RPi-Hardware Design
• Ethernet
• USB
• Video In
• Out
• Audio Block Design

DE Zynq-PS mit Basis-IOs und RPI-GPIO Multiplexer(Achtung Betaversion!)für J8 Stecker. Kurze GPIO Multiplexer Beschreibung ist in der IP-Dokumentation enthalten. Allgemeine Hinweise:

• Zynq-PS mit Basis-IOs
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• Achtung Betaversion
• Stecker
• Kurze GPIO Multiplexer
• IP-Dokumentation enthalten
• Allgemeine

DE Zynq PS Design mit Linux Beispiel mit Video und Audio Konfiguration.

• Zynq PS Design
• Audio

DE Zynq PS Design mit Linux Beispiel mit Video und Audio Beispiel.

• Zynq PS Design
• Audio

DE - UltraRack+ (Xilinx UltraScale+ Zynq motherboard) mit 6 FMC Steckern

• Xilinx
• Zynq motherboard
• FMC Steckern

DE TE modifizierter Zynq FSBL zur Konfiguration des SI5338 und SI5345(template in sobfolder sw_lib)

• TE modifizierter Zynq
• template in sobfolder

DE - Xilinx UltraScale+ Zynq motherboard mit PS und PL DDR

• - Xilinx
• PL DDR

DE Die Software läuft auf einem Xilinx Zynq MPSoC, der auf einer speziell angefertigten Sensor- und Stromversorgungsplatine montiert ist

• Xilinx Zynq MPSoC
• speziell angefertigten Sensor-

DE Die neue RFX-8440 PCIe Analog-Karte von BittWare wird in einem Blogbeitrag von Xilinx Adaptable Advantage vorgestellt. Die RFX-8440 ist eine digitale 4-Kanal-Erfassungskarte, die die neueste Generation des Xilinx® Zynq® UltraScale+™ RFSoC Gen3 nutzt.

• Blogbeitrag von Xilinx
• Advantage vorgestellt
• digitale
• RFSoC

DE Zynq UltraScale+ RFSoC : XCZU43 PCIe Gen4 x8 Flexibler 4-Kanal-Analog-Eingang/Ausgang Harte IP: PCIe Gen4 Beispielprojekt; Taktung/Zeitoptionen

• Zynq
• RFSoC
• PCIe Flexibler
• Ausgang Harte IP
• PCIe Beispielprojekt
• Taktung
• Zeitoptionen

DE Zynq UltraScale+ MPSoC : ZU19EG PCIe Gen3 x16 FPGA: 4GB DDR4 (1× Bank); ARM: 4GB DDR4 (1× Bank) 2× QSFP28 (jeweils 100/40G oder 4× 10/25G); 2× oder 4× OCuLink x8 Erweiterung BittWare BIST; optionaler 1GbE-Zugang zu ARM

• Zynq
• MPSoC
• PCIe FPGA
• Bank
• ARM
• jeweils
• OCuLink Erweiterung BittWare
• optionaler zu ARM